困于“平面”：国产碳化硅如何跨越沟槽天堑？
摘 要：传统双沟槽碳化硅金属氧化物半导体场效应晶体管(SiC MOSFET)在高频开关电路和反向续流应用中显现出显著的性能瓶颈，主要表现为开关损耗较高、反向导通电压偏大、反向恢复电荷过多，以及长时间反向续流易引发双极退化等问题。为突破这些技术限制，该文采用TCAD仿真技术，基于PN结空间电荷区内能带弯曲的物理机制，设计一种集成结型场效应晶体管(JFET)的双沟槽SiC MOSFET (IJ-MOS)。与传统SiC MOSFET(CON-MOS)相比，IJ-MOS在性能上取得了显著提升：其反向导通电压从CON-MOS的2.92 V降至1.83 V，反向恢复电荷减少43.7%，反向恢复峰值电流下降31.7%，总开关损耗削减24.2%。此外，IJ-MOS通过有效抑制反向续流时体二极管的激活，显著降低了双极退化的发生概率，从而增强了器件的长期可靠性。这一新型设计使IJMOS成为高频开关电路和反向续流应用中更为优越的解决方案。
关键词：SiC MOSFET；双极退化；反向导通；开关损耗
1 引言
碳化硅金属氧化物半导体场效应晶体管(SiliconCarbide Metal Oxide Semiconductor Field Effect Transistor, SiC MOSFET)在用作反向续流二极管时，其体二极管虽可实现续流功能，但由于SiC材料的宽禁带特性，体二极管的开启电压偏高，反向恢复损耗显著。此外，作为双极器件，体二极管在长时间导通下易发生双极退化，显著劣化器件的电学性能。常见解决方案是在外部反向并联肖特基势垒二极管(Schottky Barrier Diode, SBD)以满足续流需求，但该方法会增加器件体积和寄生电容[1]，且肖特基接触在高温条件下易产生较大的反向漏电流[2]。为克服外部SBD的局限，集成SBD的SiCMOSFET设计应运而生[3]，虽能避免外部并联的弊端，但其阻塞特性和热稳定性有所下降[4]。具有二极管的SiC MOSFET(Diode in SiC MOSFET,DioMOS)方案让正向与反向传导电流共享MOS沟道[5–7]，但设计时需在低反向导通电压与合理阈值电压之间寻求优化平衡[5]。另有研究探索通过集成MOS沟道二极管解决反向传导问题，然而工艺复杂性提升及10 nm氧化层的存在使其可靠性受限[8–10]。利用多晶硅与4H-SiC外延层形成异质结可增强反向续流能力，但该结构反向漏电流较高，且异质结势垒偏低导致雪崩耐受性不足，无法承受全部阻断电压[11–14]。文献[15]提出集成沟道积累型二极管的SiC MOSFET，具备较低的反向导通电压和反向恢复电荷，然而其关键氧化层厚度对势垒高度影响显著，对制造工艺的精确性要求更高。
本文提出了一种集成结型场效应晶体管(IntegratedJunction Field Effect Transistor, IJFET)的双沟槽SiC MOSFET(简称IJ-MOS)新型结构。IJMOS中的JFET能够在较低源漏电压下实现单极传导，不仅显著降低了反向导通压降，还减少了反向恢复电荷，同时反向恢复峰值电流明显减小，从而提升反向续流情况下整个电力系统的稳定性。由于JFET以电子作为主要载流子进行单极传导，并在体二极管导通前提前工作，有效避免了体二极管的双极导通特性，从而显著降低双极退化的风险。
2 器件结构与机理
传统SiC MOSFET(CON-MOS)与IJ-MOS的横截面示意图如图1所示。IJ-MOS的沟槽结构由氧化层和分裂多晶硅栅构成，其中延长的氧化层和分裂的多晶硅栅设计有效降低了栅极与漏极之间的耦合。器件内部的JFET由P-shield区、P-body区以及中间的CSL层沟道组成。CSL层通过分别与Pbody和P-shield层形成的PN结对中间沟道区域实现阻断。其阻断机制在于PN结引发的CSL层导带弯曲，使导带能量抬升，从而形成势垒区。在反向导通期间，该JFET提供了一条单极低势垒的反向传导路径，优先于体二极管导通，从而抑制体二极管的激活。这一设计不仅有助于避免双极退化，还显著提升了器件的可靠性。
本文利用TCAD仿真对所提出的器件结构与传统结构的性能进行了评估。在仿真过程中，综合考虑了若干关键物理模型，包括高电场下的迁移率饱和、撞击电离、带隙窄化以及不完全电离等。此外，还纳入了SiC/二氧化硅(SiO2)界面处的陷阱和固定电荷。仿真中所采用的主要器件参数详见表1。
图2(a)展示了IJ-MOS的仿真半元胞横截面，其中虚线位于P-body下边缘与P-shield上边缘的中间位置(Y = 0.85 mm)。在零偏压条件下，图2(b)呈现了IJ-MOS的导带能量分布，其中圆圈标注的沟道区域导带能量明显高于周边沟道区域。这是因为上下P型SiC与沟道N型SiC形成的PN结使得圆圈处沟道区的导带能量抬升，从而形成一个势垒区。该势垒区有效阻挡了沟道中的电子流动，实现了常闭型器件的特性。此外，当器件处于阻断状态时，Pshield和P-body区能够完全耗尽沟道区域，进一步强化了器件的阻断能力。图2(c)揭示了沿虚线位置的导带能量分布与CSL掺杂浓度的关系。结果显示，随着CSL掺杂浓度增加，圆圈处沟道区与周围沟道之间的势垒高度逐渐降低。其原因是CSL浓度越高，P型SiC与N型SiC形成的PN结在N型侧的耗尽区宽度越窄，导致导带弯曲程度加剧，使得虚线处沟道受PN结影响减弱，导带能量抬升幅度随之减小。
3 仿真结果与分析
图3(b)对比展示了CON-MOS与IJ-MOS的导通特性曲线。在漏源电压(V D S )为1 V、栅源电压(VGS)为15 V的条件下，CON-MOS的比导通电阻(Ron,sp)为4.62 mW/cm2，而IJ-MOS的Ron,sp为4.68 mW/cm2，二者数值基本持平。针对反向导通特性，当反向电流密度(ISD)达到100 A/cm2时，CON-MOS的反向导通电压(VON)为2.92 V，而IJMOS的VON显著降低至1.83 V，表明其反向导通性能更优。图3(a)通过仿真可视化呈现了IJ-MOS在反向导通状态下的电子电流分布及路径：电子电流从源极出发，经由P-shield区与P-body区之间的中间CSL层沟道流向漏极，这一路径有效规避了传统体二极管的双极导通机制。图3(c)则进一步展示了IJ-MOS在正向导通模式下的电子电流分布特征，清晰呈现了载流子在器件内部的传导行为。
图4(a)和图4(b)分别呈现了沟道宽度WC2与反向导通电流的关系、CSL掺杂浓度与反向导通电流的关联性。如图4(a)所示，沟道宽度WC2的增大将导致反向导通开启电压降低。其原因在于：当沟道宽度增加时，沟道中间区域受上下PN结的横向电场影响减弱，导带能量抬升幅度减少，从而形成更低的势垒区。这种设计虽能降低器件的反向导通开启电压，但会以牺牲阻断能力为代价——沟道宽度的扩展将削弱PN结对载流子的阻挡效应。图4(b)的仿真结果表明，CSL掺杂浓度的提升同样会降低反向导通开启电压。这是因为CSL浓度升高时，P型区与N型沟道形成的PN结耗尽区宽度显著缩小，导致能带弯曲程度加剧，进而使沟道中间区域的导带能量进一步下降。然而，这种优化同样面临权衡：掺杂浓度的增加会削弱器件在反向阻断状态下的势垒高度，从而降低其耐压能力。
图5(a)对比呈现了CON-MOS与IJ-MOS的击穿特性曲线。仿真结果显示，CON-MOS的击穿电压(BV)为1566V，而IJ-MOS的BV显著提升至1998V。这一性能优势主要归因于IJ-MOS的氧化层结构优化设计，其通过延长氧化层长度有效优化了器件内部的电场分布，从而抑制了局部电场的集中效应。图5(b)和图5(c)分别展示了两种器件在击穿状态下的电场分布特征：当CON-MOS在1566V击穿时，其栅极附近的电场强度高达2.27 MV/cm；而IJMOS在1998V击穿时，栅极区域的电场强度仅为1.79 MV/cm。栅极附近的氧化层电场强度直接影响栅极漏电流的大小。CON-MOS在强电场作用下，漏电流会显著增大，且过高的电场可能引发氧化层击穿，导致器件失效。相比之下，IJ-MOS在更高击穿电压下仍能保持更低的栅极电场强度，这不仅降低了栅极漏电流风险，还大幅提升了器件在高压工况下的长期可靠性。
图6展示了CON-MOS与IJ-MOS器件电容特性。在VDS=1000 V的工作条件下，CON-MOS的栅源电容(CGS)为22.8 nF/cm2，而IJ-MOS的CGS值为21.7 nF/cm2；栅漏电容(CGD)则分别为29.1 pF/cm2和18.4 pF/cm2。值得注意的是，IJ-MOS的漏源电容(CDS)达到876.5 pF/cm2，虽略高于CON-MOS的866 pF/cm2，但其独特的长氧化层结构与分裂栅设计显著削弱了栅极与漏极间的电容耦合，使CGD大幅降低。这一特性对器件的开关速度和损耗控制具有关键意义。
图7(a)展示了用于混合电路与器件仿真的测试电路拓扑，图7(b)则呈现了两种器件的反向恢复特性。从图中阴影区域标记的反向恢复电荷分布可见，IJ-MOS展现出更优的反向恢复性能：其反向恢复电荷(QR R )为1.29 mC/cm2，较CON-MOS的2.29 mC/cm2降低了43.7%；峰值反向恢复电流(IRRM)也从CON-MOS的139 A/cm2降至95 A/cm2，降幅达31.7%。这种显著改善源于IJ-MOS特有的单极性导通机制——由于工作时无少数载流子注入，在反向恢复阶段仅需排空电子载流子，从而有效减少了恢复过程中的电荷存储效应，最终实现反向恢复特性的大幅提升。
CON-MOS与IJ-MOS器件的开关特性分别如图8(a)和图8(b)所示，其中插图展示了用于评估开关特性的测试电路。仿真结果表明，IJ-MOS器件的开通损耗(EON)、关断损耗(EOFF)及总开关损耗( E S W )分别为1.07mJ/cm2,2.05mJ/cm2和3.12mJ/cm2。与CON-MOS相比，IJ-MOS的EON,EOFF和ESW分别降低了20.1%, 26.2%和24.2%。需要说明的是，图中标注的电压/电流开关时间定义为相应参数从10%变化至90%(或反向变化)所需的时间间隔。可以看出，两种器件的电流开关时间基本相当，但IJ-MOS的电压开关时间显著缩短，这有效降低了开关过程中电流与电压波形的重叠时间，从而大幅减少了开关损耗。这一性能提升主要归因于IJ-MOS独特的器件结构设计：其延长的氧化层与分裂栅布局显著减小了栅漏重叠区域，进而有效降低了CGD。由于CGD的降低直接缩短了开关过程中的电容充放电时间，从而提升了器件的开关速度，最终显著降低了开关过程中的能量损耗。
图9(a)和图9(b)分别展示了栅电荷测试电路及CON-MOS与IJ-MOS的栅电荷特性曲线。仿真结果表明，在VGS =15 V条件下，IJ-MOS的总栅极电荷(QG)为546 nC/cm2，较CON-MOS的833 nC/cm2显著降低了34.5%。值得注意的是，IJ-MOS的栅漏电荷(QGD)仅为101 nC/cm2，与CON-MOS相比降幅达58.4%。QGD的大幅降低有效提升了器件的动态特性：一方面显著加快了栅极对驱动信号的响应速度，另一方面优化了栅极电容的充放电过程，从而缩短了开关时间。这一特性使IJ-MOS在高频功率电子应用中展现出显著优势，为其在高频开关场景下的性能提升提供了重要保障。
表2对比了CON-MOS与IJ-MOS的关键特性。研究结果显示，在保持与传统SiC MOSFET相当的Ron,sp的同时，IJ-MOS的BV显著提升约28%。进一步计算表明，IJ-MOS的巴利加优值(Baliga Figure of Merit, BFOM)较CON-MOS提升达60%，这一指标的优化直接体现了器件在高压功率应用中的综合性能优势。图10展示了IJ-MOS的简化制造工艺流程示意图，主要包括(a)对带有CSL的外延层进行P-body区、N+区离子注入，通过电感耦合等离子体刻蚀系统刻蚀出栅槽和源极深槽；(b)用热氧化法生成沟槽中的氧化层并淀积多晶硅；(c)对多晶硅进行刻蚀后再用热氧化法生成隔离氧化层；(d)通过垂直离子注入和倾斜离子注入形成P+区和P-shield区；(e)热氧化形成氧化层防止CSL和源极直接接触；(f)淀积金属电极。
4 结束语
本文提出集成结型场效应晶体管(JFET)的双沟槽SiC MOSFET，即IJ-MOS，其通过优化载流子输运路径和电场分布，显著提升了器件的综合性能。研究结果表明，与传统CON-MOS相比，IJ-MOS的BFOM提升60%，反向导通压降降低37.3%，反向恢复电荷减少43.7%。这些性能的显著提升主要归因于IJ-MOS独特的器件结构设计，其通过引入P-shield层和优化沟道掺杂分布，有效抑制了体二极管在反向导通时的激活，从根本上解决了传统SiC MOSFET普遍存在的双极退化难题。在开关特性方面，IJ-MOS的总开关损耗较CON-MOS降低24.2%。上述优点使得所提出的IJ-MOS在电力电子应用中成为极具潜力的竞争者。
**为方便大家沟通，碳化硅 MOS 技术交流群已建，诚邀业内同仁、技术爱好者入群，共探前沿技术，交流实战经验，携手推动行业发展！
同时也欢迎添加作者个人微信交流合作：
感谢深圳市明古微半导体有限公司长期的赞助与支持！国产碳化硅，就找明古微！深圳市明古微半导体有限公司作为爱仕特科技碳化硅MOS/SBD、中科本原DSP、乐山希尔整流桥堆/FRD等的核心代理商，与其深度合作并联合开发碳化硅功率模块、电驱方案、储能系统，致力于为电动汽车、OBC、DC-DC、充电桩、光伏逆变、SVG、PCS、工业电源、家电变频等能源领域提供基于碳化硅功率器件及完整解决方案，更多信息请登录：www.mgmsemi.com
声明：此文部分内容取自网络素材，文中观点仅供分享交流，仅为传递信息为目的，若有来源标注错误或如涉及版权等问题，请与作者联系，将及时更正、删除，谢谢。
