今天这篇2025年的文章，来自AIST，主要内容是3300V SiC超结MOSFET器件短路及UIS能力研究。

先介绍背景：此前报道表明，采用多次外延工艺制备的1.2kV、3.3 kV SiC SJ MOSFET能够抑制高温电阻的增幅，且其反向恢复电流远小于Si SJ MOSFET，然而目前尚未有过对SiC SJ器件UIS能力和短路能力的综合研究，本文即针对这一课题。由于3.3 kV器件的柱区更深，预计SJ结构对器件可靠性的影响更加显著，因此选择3.3 kV器件作为研究对象。

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所制备的四种器件如上，（a）为non-SJ结构，（b）为short-SJ结构，（c）为semi-SJ结构，（d）为full-SJ结构，元胞结构仍为IE-UMOS，在沟槽底部和沟槽两侧形成P区，采用多次外延+离子注入方案，制备SJ器件，short-SJ、semi-SJ和full-SJ，P柱深度分别为4.55μm、13.6μm和22.4μm，除柱区深度外，三种SJ器件的其他设计相同，包括柱宽、柱区浓度和元胞尺寸，调整SJ结构下方的buffer层参数，以确保三种SJ器件的BV相似，终端均采用JTE结构，具体采用4区空间电场调制JTE（four-level space modulated JTE，4SM-JTE），为什么要将JTE分成4个区域？岂不是增加了设计复杂性？

这并不是为了进一步提升BV，在3300V平台设计下，无论是2区JTE还是4区JTE，BV上限几乎相同（约3900V），增加两个区域并不能提升BV，但采用4区JTE可以获得如下效果——高击穿电压对应的JTE剂量范围变宽，JTE终端本就对掺杂浓度比较敏感，而实际制作中难免会有波动，因此增加两个区域，提升工艺冗余。

在增加分区的基础上，引入空间电场调制设计，将高击穿电压对应剂量范围向更高一侧扩展，换言之，将工艺窗口向右侧推进，使器件对更高的JTE剂量具备更大容忍度。

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4区JTE和4SM-JTE掺杂分布如上，前者将整个终端区域分成四部分，每一部分具备基本固定的P型掺杂浓度，后者则在第二、第三区域，进行更加精细化的掺杂设计，使其具备空间电场调制效果。

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仿真结果如上，很明显，4SM-JTE设计，高BV对应的剂量变化范围最宽，工艺冗余最大。

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所制备器件的BV曲线、电阻的温度依赖性如上，几种器件的BV均大于3300V，符合要求。再看电阻的温度依赖性，SJ结构的优势非常明显，从non-SJ，到short-SJ，至semi-SJ，以至于full-SJ，柱区深度越大，电阻随温度升高的增幅越小，究其原因，SiC MOSFET中，影响器件导通电阻温度系数的关键因素，是结构设计，因为结构设计，决定沟道电阻和漂移区电阻的占比。

这两部分电阻是SiC MOSFET导通电阻的主要成分，且二者的温度系数有明显区别。漂移区电阻，由体迁移率决定，呈现正温度系数，沟道电阻，由表面迁移率决定，但由于SiC/SiO₂界面的复杂性，其温度系数较复杂，在不同温度范围内，变化规律不同。

不细究机理，只需要知道，目前关心的应用范围内，沟道电阻呈负温度系数，就足矣。器件整体电阻的温度系数，由二者占比多少决定。

比如，相比平面MOSFET，沟槽MOSFET的沟道电阻更低，占比更小，因此器件的正温度系数一般会大些。再比如，超结结构，由于漂移区浓度提升一个量级，漂移区电阻大幅降低，使得器件的正温度系数显著降低。

本文研究中，柱区越深，漂移区浓度较高区域的占比越大，漂移区电阻整体更低。因此表现出更低的电阻温度系数。

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所制备器件比导通电阻与P柱深度的关系如上，从左到右的四列（每列4个点），分别对应non-SJ、short-SJ、semi-SJ以及full-SJ在不同温度下的比导通电阻，相比non-SJ，即使是柱区最浅的short-SJ，也将175℃下比导通电阻降低了40%。

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不同终端结构的几种器件，UIS能力如上，超结器件（short-SJ, semi-SJ）的雪崩能量密度与非超结器件（non-SJ）处于同一水平（约13 J/cm²）,由此表明，超结结构在降低导通电阻的同时，可以保持与常规器件同一水准的UIS能力。

对比不同终端结构的器件可知，无论4区JTE还是4SM-JTE，UIS能力都明显优于2区JTE，证明4区JTE设计的可靠性。

为什么会这样？仍然与4区JTE更大的工艺冗余有关。

在UIS这种电压快速变化的实验中，P柱和JTE区域的电荷状态会出现瞬态变化，文中称之为“瞬态有效剂量变化”，而4zone-JTE和4SM-JTE这类结构，因具备更大的工艺冗余，对瞬态变化更不敏感，能维持有效的终端保护，防止边缘提前击穿，从而保证整个器件安全耗散雪崩能量。

这里有必要与Si SJ MOSFET作一对比，Si SJ MOSFET雪崩失效机理是什么？

答：雪崩期间产生的大量载流子会破坏超结结构的电场平衡，使寄生BJT激活，促使电流集中和热失控。

但在SiC SJ MOSFET中，两种因素使其获得更优的UIS可靠性，1、高临界场强使其漂移区得以进行更高浓度掺杂，于是电场平衡更不容易被雪崩载流子破坏，2、更大的禁带宽度使其寄生BJT的开启更加困难，减少寄生BJT激活风险。

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175℃、1800V母线电压下，四种器件的短路波形如上，定性观之，non-SJ器件具有最大的峰值电流、最长的短路耐受时间。

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短路能量E_SC随R_on,sp的变化关系如左图，短路时间t_SC随R_on,sp的变化关系如右图，均为175℃下，有几处值得深思：

1、高压测试下（semi-SJ为2000V，其他三种为1800V），Non-SJ的导通电阻比Full-SJ大六倍以上，但其短路短路电流仅比SJ器件高10%，这现象表明，高母线电压短路工况，决定峰值电流的不仅是导通电阻，SJ器件中可能存在某种物理机制（如迁移率下降、自热效应等），限制电流的快速上升。

2、600V短路测试，SJ器件的E_SC高于non-SJ，1200V/1800V短路测试，SJ器件的E_SC低于non-SJ，这现象表明，高母线电压短路工况，SJ器件出现了某种失效机制，使其短路能力下降。

初步热仿真表明，non-SJ器件的热点分布较浅，器件表面温度与内部温度接近，失效机理为表面金属熔化，而SJ器件的热点深入器件内部，P柱越深，内部峰值温度越高，表面温度反而越低，600V母线电压下，所有器件都因电极熔化失效，1800V母线电压下，full-SJ因内部热失控（1500K）而迅速失效。

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几种器件在不同母线电压下的发热密度（heat generation density）如上，横轴是与器件表面的距离，发热密度=电流密度×电场强度，可以看到，1800V下的full-SJ，发热密度远超其他器件，为什么会这样？

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如上，温度分布如（a），电流分布如（b），电场分布如（c），SJ器件中，电流被限制在n柱的狭长通道中，导致电流密度极高，且在P柱底部，电场高度集中。P柱越深，柱底距离衬底越近，柱底区域电场强度越大，于是在full-SJ的P柱底部区域，极高的电流密度和极强的电场同时出现，其乘积（发热密度）达到峰值，形成半导体内部的热源，迅速将局部加热，直至热失控。

换言之，超结结构在降低导通电阻的同时，也给高母线电压下的短路可靠性带来新的挑战，这一挑战的根源，在于其内部的电场和电流分布，且柱区越深，柱区底部的电场集中越明显，短路失效风险越大。

小结：

1、制备四种3300V SiC MOSFET器件，non-SJ、short-SJ、semi-SJ和full-SJ，采用多次外延+离子注入方案，制备SJ器件，short-SJ、semi-SJ和full-SJ，P柱深度分别为4.55μm、13.6μm和22.4μm。

2、基线终端设计采用4区JTE，无论是2区JTE还是4区JTE，BV上限几乎相同（约3900V），增加两个区域并不能提升BV，但采用4区JTE可以获得如下效果——高击穿电压对应的JTE剂量范围变宽，增大工艺冗余，且后续实验证明，4区JTE器件的UIS能力明显优于2区JTE，因其对P柱和JTE区域电荷状态的瞬态变化更不敏感。

3、超结器件（short-SJ, semi-SJ）的雪崩能量密度与非超结器件（non-SJ）处于同一水平（约13 J/cm²）。

4、600V短路测试，SJ器件的E_SC高于non-SJ，而1200V/1800V短路测试，SJ器件的E_SC低于non-SJ，原因是SJ器件的热点深入器件内部，P柱越深，内部峰值温度越高，表面温度反而越低，600V母线电压下，所有器件都因电极熔化失效，1800V母线电压下，full-SJ因内部热失控（1500K）而迅速失效。

超结结构在降低导通电阻的同时，也给高母线电压下的短路可靠性带来新的挑战，柱区越深，柱区底部的电场集中越明显，短路失效风险越大。

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