摘　要：本文提出了一种基于N衬底P外延晶圆的全碳化硅（Silicon Carbide，SiC）集成工艺平台，该工艺平台兼容低压互补金属氧化物半导体场效应晶体管（Complementary Metal Oxide Semiconductor field-effect transistor，CMOS）、横向扩散金属氧化物半导体（Laterally-Diffused MOS，LDMOS）以及高压二极管等器件。 采用P型缓冲层技术调节器件垂直方向电场分布，使高压器件垂直方向耐受电压提高212.4%；在1 μm厚度的P型缓冲层和1 μm厚度的P型外延层上，实现LDMOS、高压二级管和高侧区域耐受电压大于300 V. 基于该工艺平台，搭建了SiC CMOS反相器和反相器链电路，均实现了0~20 V轨至轨的电压输出；设计了半桥驱动电路，低压侧驱动电路由四阶反相器构成；高压侧驱动电路由电平移位电路和高侧区域反相器链电路组成，实现了180~200 V浮空栅极驱动信号输出。

关键词：碳化硅（SiC）；集成；碳化硅集成电路；碳化硅反相器；碳化硅横向扩散金属氧化物半导体

1　引言

碳化硅（Silicon Carbide，SiC）作为第三代半导体材料，具有临界击穿电场高、热导率高、饱和电子漂移速度快等优势. 相较于硅基器件，SiC基功率器件在耐高压、抗辐射、耐高温等方面具有明显优势[1~3]，在轨道交通、新能源汽车、航空航天、特高压等领域具有广阔的应用前景。 然而，目前与SiC功率器件匹配使用的低压驱动电路集成于硅基芯片上，其耐高温、抗辐射能力显著低于SiC器件，导致SiC功率器件的优势并未充分发挥。 同时，硅基芯片上的电路与SiC功率器件间的金属绑定线增大了芯片的内部寄生。若实现全SiC集成芯片[4,5]，即低压电路也集成在SiC衬底上，则SiC器件材料的耐高温，抗辐射优势可以完全展现，寄生参数也将大幅降低。

到目前为止，已有许多基于全SiC 集成电路的报道[6~10]。 2021年，日本产业技术综合研究所报道了1.2 kV沟槽型SiC VDMOS 与单级SiC CMOS反相器的集成电路。 其中，CMOS 反相器用于驱动VDMOS（Vertical Double-diffused Metal Oxide Semiconductor field effecttransistor）栅极，该电路实现了VDMOS在600 V、10 A条件下的开关功能[11,12]。 同年，纽约州立大学和北卡罗莱纳州立大学等高校报道了一种5阶SiC CMOS反相器链和横向500V SiC MOSFET（Metal Oxide Semiconductor Field Effect Transistor）的全SiC 集成电路[13]，该结构采用N 衬底N 外延晶圆，验证了SiC CMOS 电路可在200 ℃的温度下正常工作。 2022年，台湾阳明交通大学提出了一种新型全SiC集成结构，将全SiC集成芯片的最高适用温度提升到了300 ℃[14]。 然而，上述全SiC集成电路大多集成度低，构成电路的器件仅包括CMOS和功率MOSFET，尚未有实现高低压隔离的结构。

本文提出了一种基于N型衬底和P型外延全SiC集成工艺平台如图1 所示，该工艺平台兼容CMOS、LDMOS、高压二极管等器件。 基于该工艺平台，搭建了反相器和反相器链电路以及可实现高低压隔离的半桥驱动电路，实验测试表明，反相器和反相器链电路实现了轨至轨的电压输出，提出的全SiC集成半桥驱动电路可在200 V下实现低压侧0~20 V和高压侧180~200 V的方波输出。

2　SiC 基半桥驱动电路工艺平台

本文提出的全SiC 集成工艺平台，集成了NMOS、PMOS、高压二极管、LDMOS等器件。本工艺的关键步骤如图2所示，SiC衬底用6 inch N型衬底4H-SiC晶圆，衬底掺杂浓度7.0×1018 cm-3. 选用P型外延层以简化器件之间，高侧区域N阱与低侧电路区域之间隔离结构设计。 为了提升器件的纵向耐压，在衬底与P型外延层之间引入P 型缓冲层，P 型缓冲层掺杂浓度1.0×1017 cm-3，厚度为1 μm；P 型外延层掺杂浓度1.0×1016cm-3，厚度为1 μm。N阱、N+和P+区域均采用多次离子注入形成。 N阱离子注入剂量为4.0×1012 cm-2，注入能量在50~400 keV之间。N+和P+区域则分别由氮离子和铝离子注入形成，注入剂量在8×1013~5×1014 cm-2之间，离子注入能量为60~120 keV。经1 650 ℃退火之后生长栅极氧化层，采用湿法氧化工艺氧化30 min，栅极氧化层厚度450 Å。之后淀积多晶硅，淀积厚度0.5 μm，经掺杂和刻蚀之后用于形成器件的栅极，然后进行氧化层淀积和刻蚀通孔。 最后，采用金属镍和铝实现欧姆接触和电极之间的互联. 该工艺的具体工艺参数如表1所示。

3　全SiC 集成高低压器件设计

基于本文提出的全SiC 集成工艺制备的CMOS器件显微镜照片如图3所示，NMOS和PMOS器件宽度W和沟道长度L 均为4.8 μm 和2 μm。 NMOS 和PMOS 在25 ℃下I-V 特性曲线、转移特性曲线以及击穿特性曲线如图4所示。 经测试，NMOS在VGS=20 V的饱和电流为0.96 mA，阈值电压为5.5 V，击穿电压42 V。在VGS=-20 V条件下，测得PMOS饱和电流为30 μA，阈值电压为-7.6 V，击穿电压为47 V。LDMOS 和高压二极管与PMOS均采用同一N阱工艺，器件的显微镜照片分别如图5（a）和图5（b）所示。LDMOS 沟道长度为2 μm，漂移区长度为4 μm，宽度为600 μm，高压二极管漂移区长度也为4 μm。LDMOS的I-V特性曲线、转移特性曲线和高压二极管的击穿特性曲线依次如图6（a）~（c）所示。LDMOS饱和电流8 mA（VGS=20 V），阈值电压1.7V，高压二极管的正向导通电压为3.7 V。

为使在较薄P型外延层上尽可能提升高压器件的纵向耐压，故引入P 型缓冲层. 以LDMOS 为例，基于1 μm、1×1016 cm-3的P型外延层，通过仿真验证，当缓冲层浓度设置在1×1017 cm-3 左右时，器件击穿电压最大。其在击穿时刻电势分布图如图7（a）所示，沿器件A1~A2方向的电场和电势分布图如图7（b）所示，由于采用P型缓冲层辅助耐压，在垂直方向上得到了更大的电场尖峰。相较于缓冲层等于外延层浓度时，LDMOS击穿电压提升了212.4%，击穿电压达到306 V，而高压二极管的反向击穿电压达到了320 V，二者的击穿特性曲线如图7（c）所示。

4　全SiC 集成半桥驱动电路设计

目前，SiC MOSFET主要应用于半桥模块中的功率器件，并由半桥驱动电路进行驱动。传统的SiC MOSFET 半桥功率模块大多由硅基驱动芯片与SiC MOSFET通过金属引线键合共同封装，这使驱动模块存在很大的寄生效应，为降低寄生效应，同时提升半桥模块的耐高温和抗辐射特性，本文提出了全SiC集成半桥驱动电路，其电路原理如图8所示。低压侧驱动电路为四级反相器链组成的输入缓冲器。 高压侧驱动电路的输入级则有二级反相器链构成，输入级的输出信号再经以Poly电阻、LDMOS、高压二极管构成的电平移位电路转化后，最终再经高侧区域以电阻负载的反相器链输出。 该电路主要包括4个部分：CMOS反相器链电路、电平移位电路、高侧区域、高压侧反相器链。笔者依次介绍CMOS反相器链、电平移位电路、高侧区域及高压侧反相器链电路，以及全SiC集成半桥驱动电路。

4. 1　全SiC 集成CMOS 反相器电路设计

本文搭建的SiC CMOS反相器如图9（a）所示。在对反相器进行设计时，NMOS器件宽度Wn为10 μm，PMOS器件宽度Wp为160 μm，沟道长度L 均为2.4 μm，CMOS器件的额定工作电压VCC=20 V。SiC反相器的输入-输出曲线如图9（a）所示，反相器的输出电压实现了0~20 V轨至轨输出，然而由于本轮工艺设计的NMOS与PMOS阈值电压不完全对称，导致反相器的反转电压为8.3 V，偏离设计时的10 V，这将在未来的工作中改进。为适用输出缓冲器，本文还搭建了四阶反相器链，在0~20 V输入信号下，四阶反相器链的输入输出曲线如图9（b）所示，四阶反相器链仍可实现0~20 V满摆幅输出波形。

4. 2　全SiC 集成电平移位电路

全SiC集成电平移位电路如图10（a）所示，其中以单级CMOS 反相器作输入级，VB 施加200 V 电压，经10 kΩ的Poly电阻连接LDMOS漏极。VSS信号经高压二极管连接到LDMOS漏极。输入0~20 V方波信号，调节VSS电压，使LDMOS漏极输出180~200 V电压，输出波形如图10（b）所示。

4. 3　高压侧反相器链电路

由于半桥电路中上端的MOS管衬底电位浮置，故上端MOS管的驱动电路也需浮置于固定电位VSS，为避免高压侧电路与低压侧电路之间的串扰，二者之间势必要引入隔离结构。本文高侧区域采用N 阱工艺，以PN结隔离的方式将高侧区域电路与其他区域电路进行隔离，隔离结构剖面如图11所示，经测试，隔离电压达到332 V。

由于本次工艺尚未开发P阱，故高侧区域电路中的反相器采用电阻负载型的PMOS反相器，电路图及显微镜照片如图12（a）所示。负载电阻为10 kΩ 多晶硅电阻. VCC等于20 V，输入0~20 V方波信号，输出信号如图12（b）所示。由于电阻负载型反相器自身特性，输出电压摆幅为0~18 V。

4. 4　全SiC 集成半桥驱动电路

图13是本文提出的全SiC半桥驱动电路显微镜照片，VB连接200 V电压，低压侧输入LI和高压侧输入HI均为0~20 V方波信号。低压侧电路为四阶反相器链，经测试，四阶反相器电路可实现满摆幅输出。高压侧驱动电路首先由两级CMOS 反相器构成输入级，后经LDMOS，高压二极管和10 kΩ多晶硅电阻组成的电平移位电路将LDMOS漏极输出电压钳制在（VSS~VF）至VB的电压范围内。由于高压侧反相器电路采用PMOS和多晶硅电阻的组合，未能实现满摆幅输出，调节VSS，最终使输出电压在180~200 V电压范围内，此时高压侧驱动和低压侧驱动电路的输入输出曲线如图14所示。

5　结论

本文提出了一种全SiC集成技术。该技术兼容20 VCMOS和300 V LDMOS、高压二极管等器件；采用P型缓冲层技术，使高压器件在1 μm厚度的P型缓冲层和P型外延层上实现大于300 V的耐压；高测区域隔离电压达到332 V。基于以上器件，搭建了SiC反相器、二级和四级SiC反相器链以及半桥驱动电路。SiC反相器，SiC反相器链实现满摆幅输出，电平移位电路可将0~20 V输入转移至180~200 V输出；在200 V电压下，半桥驱动电路高压侧和低压侧分别实现180~200 V和0~20 V的输出。

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