近年来，SiC MOSFET作为一种开关器件，被广泛用于各种电源应用和电源线路中。之所以得以快速普及，原因之一是与传统功率半导体相比，它支持高速开关工作。然而，由于开关时电压和电流急剧变化，器件本身的封装电感和外围电路的布线电感的影响已经不容忽视，最终导致漏极和源极之间会产生较大的浪涌。需要确保这种浪涌不超过所用SiC MOSFET的最大额定值，有多种抑制浪涌的方法可以达到这个目的，其中之一便是添加缓冲电路。
首先，讲一讲SiC MOSFET功率转换电路中，发生在漏极和源极之间的浪涌。当开关导通时，线路和电路板版图的电感之中会直接积蓄电能（电流能量）。当该能量与开关器件的寄生电容发生谐振时，就会在漏极和源极之间产生浪涌。下面将利用图1来说明发生浪涌时的振铃电流的路径。这是一个桥式结构，在High Side（以下简称HS）和Low Side（以下简称LS）之间连接了一个开关器件，该图是LS导通，电路中存在开关电流IMAIN的情形。通常，该IMAIN从VSW流入，通过线路电感LMAIN流动。接下来，LS关断时，流向LMAIN的IMAIN一般是通过连在输入电源HVdc和PGND之间的大容量电容CDCLINK，经由HS和LS的寄生电容，按照虚线所示路径流动。此时，在LS的漏极和源极之间，LMAIN和SiC MOSFET的寄生电容COSS（CDS+CDG）就会产生谐振现象，漏极和源极之间就会产生浪涌。如果用VDS_SURGE表示施加在HVdc引脚的电压，用ROFF表示MOSFET关断时的电阻，则该浪涌的最大值VHVDC可以用下述公式表示（*1）。图2是使用SiC MOSFETSCT2080KE进行测试时关断时的浪涌波形。当给HVdc施加800V的电压时，可以算出VDS_SURGE为961V，振铃频率约为33MHz。利用公式（1），根据该波形，可以算出LMAIN约为110nH。再接下来，增加一个图3所示的缓冲电路CSNB，实质性地去掉LMAIN后，其关断浪涌的波形如图4所示。
可以看到，增加该CSNB之后，浪涌电压降低50V以上（约901V），振铃频率也变得更高，达到44.6MHz，而且包括CSNB在内，整个电路中的LMAIN变得更小。
同样，利用公式（1）计算LMAIN，其结果由原来的110nH左右降低至71nH左右。原本，最好是在进行版图设计时，将线路电感控制在最低水平。但是，在实际设计过程中，往往会优先考虑器件的散热设计，所以线路并不一定能够按照理想进行设计。
在这种情况下，其对策方案之一就是尽可能在开关器件附近配置缓冲电路，使之形成旁路电路。这样既可以将线路电感这一引发浪涌的根源降至最低，还可以吸收已经降至最低的线路电感中积蓄的能量。然后，通过对开关器件的电压进行钳制，就可以降低关断浪涌。
那缓冲电路具体指什么，又该如何选择呢？缓冲电路包括由电阻器、线圈、电容器等无源元件组成的电路，以及由半导体元器件组成的有源电路 。这里主要讲一些无需控制且具有成本优势的电路方式。
图5为缓冲电路示例。四个电路分别是：在桥式结构的SiC MOSFET上下方一并连接电容器CSNB的（a）C缓冲电路、在各开关器件的漏极和源极之间连接电阻器RSNB和电容器CSNB的（b）RC缓冲电路、在RC缓冲电路中添加了二极管的（c）放电型RCD缓冲电路、以及将RDC缓冲电路的放电路径改变后的（d）非放电型RCD缓冲电路。
为了使这些缓冲电路充分发挥其效用，必须将它们尽可能地靠近开关器件进行安装。
（a）C缓冲电路的元器件数量较少，但由于必须配置在桥式结构的上下之间，因此存在布线长度较长的缺点，这种电路方式多用于由分立结构二合一组成的模块中。
（b）RC缓冲电路可以配置在各开关器件的附近，但每当开关器件导通时，存储在CSNB中的能量必须由RSNB全部消耗掉（在桥式结构的情况下，同步侧存储在CSNB中的能量在死区时间内被回收）。因此，在这种方式中，当开关频率提高时，RSNB消耗的功率甚至达到几瓦的程度，而CSNB不能过大，浪涌抑制效果往往有限。另外，RSNB限制了浪涌吸收能力，这也导致浪涌抑制效果受限。
对于（c）放电型RCD缓冲电路而言，RSNB消耗的功率与（b）RC缓冲电路相同，但由于浪涌仅经由二极管来吸收，因此其浪涌吸收效果优于（b），更具实用性。但是，需要注意所用二极管的反向恢复特性，另外还要考虑到吸收浪涌时的电流变化较大，需要尽量减小缓冲电路的布线电感等。此外，即使将RSNB与CSNB并联连接，它们在工作上也是相同的。
至于（d）非放电型RCD缓冲电路，RSNB只消耗CSNB所吸收的浪涌能量，所以不必在每次开关时将CSNB中存储的能量全部放电。因此，即使提高开关频率，RSNB的功耗也不会增加太多，故可增加CSNB的容量，从而可构建出浪涌抑制效果非常出色的电路。然而，这种方式的缓冲电路，其布线布局更复杂，除非使用四层以上的电路板，否则很难实现。
前面介绍的缓冲电路各有优缺点，因此需要根据电源电路的结构和转换功率容量来选择最合适的缓冲电路。接下来讲一下每种缓冲电路的设计方法。
C缓冲电路的设计：图6所示的C缓冲电路是通过CSNB吸收LMAIN积蓄的能量的。因此，缓冲电路中形成的LSNB需要低于LMAIN。CSNB中积蓄的能量基本上不会被释放（放电），因此电容量越大，浪涌抑制效果越好，但关于LSNB，还需要考虑所用电容器的等效串联电感（ESL）。
通常ESL会随着电容器尺寸的增大而增大，因此在选择电容量时需要注意这一点。假设LMAIN中积蓄的能量全部被CSNB吸收，那么可以根据公式（2）计算得出的电容量来选择电容器。
RC缓冲电路的设计：图7表示RC缓冲电路工作时的电流路径。按照与“C缓冲电路的设计”中相同的公式(2)来确定CSNB。RSNB的参考值可通过下面的公式(3)求得。
其中fSW：开关频率；VSNB：放电缓冲电压（VDS_SURGE的0.9倍）。确定RSNB后，利用公式(4)计算RSNB消耗的功率PSNB，然后选择能够容许该损耗的电阻器。
在RC缓冲电路中，增加了公式(4)中的第二项，fSW或VHVDC越高，RSNB消耗的功率就越大，因此，当PSNB很大、电阻器选型困难时，需要降低CSNB的电容值并重新计算。
另外，要想使RC缓冲电路能够充分吸收浪涌，RSNB和CSNB的谐振角频率ωSNB必须充分高于浪涌的谐振角频率ωSURGE，所以需要确认公式(5)中的RC缓冲电路的谐振角频率ωSNB。
放电型RCD缓冲电路的设计：放电型RCD缓冲电路的设计与RC缓冲电路的设计基本相同，但由于浪涌被二极管吸收，因此无需使用公式(5)来确认谐振频率。但是，如果所使用的二极管的反向恢复电流较大，则在高频工作时二极管的损耗也会比较大，因此要想减少缓冲电路的损耗，就需要选择反向恢复电流尽可能小的二极管。另外，由于吸收浪涌时的电流变化较大，所以还需要考虑尽量减小缓冲电路中的布线电感。
非放电型RCD缓冲电路的设计：与放电型RCD缓冲电路不同，非放电型RCD缓冲电路的RSNB消耗的功率仅为浪涌能量，因此RSNB的容许损耗可以较小。这可以扩大RSNB的选择范围，使得能够增加CSNB的电容量，因而可以提高钳位的效果。CSNB由公式(2)决定，RSNB由公式(3)决定。但是，RSNB的功耗由下面给出的公式(6)决定。由于公式(4)中不存在包含CSNB和fSW的二项式，所以基本上不会有因CSNB和fSW导致的功耗增加情况。因此，可以将CSNB的电容值设置得大一些，从而可以实现钳位效果更好的缓冲电路；另外，还支持提高fSW的频率。
图8是非放电型RCD缓冲电路工作后的放电路径。上桥臂的浪涌电流流向PGND，下桥臂的放电电流经由RSNB流向HVdc，因此受布线电感的影响较小。另一方面，由于电流变化很大，因此在MOSFET漏极和源极之间的布线电感LSNB需要尽可能小。
图9是通过某公司的评估板验证使用了SiC MOS的非放电型RCD缓冲电路效果的波形。(a)是测试电路，(b)是有和没有缓冲电路时的测试波形。该波形是RG_EXT＝3.3Ω、HVdc＝800V、漏极电流ID约为70A时的关断波形。当不连接缓冲电路时，关断时会产生1210V的浪涌；当增加了缓冲电路后，浪涌变为1069V，降低了约12%。另外，缓冲电路还消除了伴随浪涌产生的电压振铃，因此可以大大降低EMI。
图10是在降压型转换器（Buck Converter）中的转换效率比较图。这是输入电压＝400V、输出电压＝200V、RG_EXT＝6.8Ω、开关频率fSW＝100kHz时的效率。
当使负载功率从1kW变化至4.8kW时，在约4kW以下，没有缓冲电路时的效率比有缓冲电路时最大高0.4%；在4kW以上，有缓冲电路时的效率比没有缓冲电路时高0.15%。这是因为，随着负载功率的增大，浪涌引起的功率损耗（谐振电流引起的电容器等的等效串联电阻的损耗）也会增加，利用缓冲电路来抑制浪涌，最终会使开关损耗降低。
SiC MOS的封装类型不同，在漏极和源极之间产生的浪涌也不同。这也是工程师需要掌握的知识。下面通过一个案例来介绍因SiC MOS的封装不同而导致的浪涌差异。图11是SiC MOSFET的典型封装。(a)是被广泛使用的TO-247N封装（3个引脚）；(b)是近年来应用逐渐增加、配有驱动电路用源极引脚（所谓的“开尔文连接”）的TO-247-4L封装（4个引脚）。
与(a)TO-247N相比，(b)TO-247-4L是通过改变驱动电路的路径加快了开关速度的封装。因此，其导通时的浪涌和关断浪涌往往比(a)中的更大。
图12是这两种封装产品的关断浪涌比较波形。测试电路与图9(a)的电路相同。这是VDS＝800V、RG_EXT＝3.3Ω、ID＝65A时的关断波形。(a)TO-247N（3L，蓝线）的漏极-源极间浪涌为957V，而(b)TO-247-4L（4L，红线）的则高达1210V。如图7和图8所示，由该浪涌引起的VDS振铃不仅会流过CDS，还会流过CDG和CGS，这可能会导致MOSFET的栅-源电压VGS产生意外浪涌，有时可能会超过VGS的浪涌限值。所以通过在漏极和源极之间增加缓冲电路可以有效抑制浪涌。
声明：此文部分内容取自网络素材，文中观点仅供分享交流，仅为传递信息为目的，若有来源标注错误或如涉及版权等问题，请与作者联系，将及时更正、删除，谢谢。
