摘要：通过TCAD仿真的方法对器件可靠性与结构设计之间的关系进行分析;对栅极电压和栅氧化层最强电场进行仿真，以对碳化硅金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)单胞结构参数进行优化;在N型碳化硅外延层上制作金属氧化物半导体(metal-oxide-semiconductor，MOS)电容，并且通过对 MOS电容进行C-V测试的方法评估SiO/Sic界面质量。对导带附近界面陷阱密度进行比较。NO退火的样品与干氧氧化样品相比界面质量明显改善，界面态密度小于5x10¹¹cm^-2eV^-1。

关键词：界面态；碳化硅金属氧化物半导体(metal-oxide-semiconductor，MOS)电容；可靠性；碳化硅金属氧化物半导体场效应 4管 (metal-oxide-semiconductor field-effect transistor, MOSFET).

0 引言

得益于禁带宽度大、击穿电场高、饱和漂移速度和热导率大等材料优势，碳化硅(SiC)已成为制作高功率、高频、耐高温、抗辐射器件的理想材料。SiC功率开关器件在阻断电压、开关速度等各方面远优于Si金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET)。目前世界各国早在多年前就开始了SiCMOSFET相关技术的研究工作，工作重点主要是通过特殊气体退火来提高沟道迁移率。SiC可以通过自氧化的方法形成高质量的氧化层，但SiC热氧化形成的SiO2/SiC界面会产生大量的界面态，这严重影响了沟道的场效应迁移率和场氧化层的可靠性。通过多年的研究，沟道的场效应迁移率逐渐提高[1]，已经可以满足产品开发需要。目前国际上主要几家半导体器件厂商在SiCMOSFET器件产品化方面已取得巨大进展，已经推出了耐压1200、1700V等一系列等级的开关器件产品，并逐步向高压方向发展。目前产品所面临的主要问题是界面态与场氧化层质量带来的器件可靠性问题。本文通过有限元仿真的方法对 SiCMOSFET 导通和阻断状态下的电场分布进行分析，通过高温氧化和特殊气体退火的方法降低界面态密度，将界面态密度控制在5x10¹¹cm^-2eV^{-1以下，得出氧化层加工工艺和器件结构设计对SiC MOSFET栅极可靠性的影响。}

1 器件结构

SiC MOSFET通常采用双扩散金属氧化物半导体场效应管(double-diffused MOSFET，DMOS)结构，这种结构更适合高阻断电压器件，发挥SiC的材料优势。图1为4H-SiCMOSFET结构示意图，器件由三次高能离子注入形成，Pwell区由P型高能离子注入形成，两Pwvell注入区之间为垂直结型场效应晶体管Gjunction field-effect transistor,JFET)沟道。需要保证足够的P型剂量以确保阻断状态下Pwell区域不被高压穿通。为形成良好源极，欧姆接触N离子注入剂量较高。P离子注入形成体二极管完成空穴回流。P注入剂量较高主要是为了形成良好的P型欧姆接触，提高体二极管导通性能。当栅压为正并超过开启电压时，Pwell区表面反型形成导电通道，电流由漏极经衬底进入漂移层，通过垂直JFET沟道到达MOS沟道，接下来经MOS沟道进入N区，通过源欧姆接触到达源极。器件关断状态下栅偏压低于沟道开启电压，当漏极加高电压，栅氧化层下SiC被耗尽。

DMOS结构栅氧化层对可靠性的影响主要在栅源可靠性和栅漏可靠性两方面[2]。栅源可靠性主要体现在导通状态下沟道处栅氧化层可靠性。通常SiCMOSFET最高工作栅压为20 V，而出于器件可靠性的考虑，栅氧化层击穿电压要留有足够的冗余。同时，为保证器件的导通性能，栅氧化层厚度又不宜过大，因此，需要尽量提高栅氧化层的致密度，以提高其耐电场能力及可靠性。

2 栅源可靠性

与其他化合物半导体相比，SiC的优势在于可以通过自身氧化形成高质量氧化层，作为栅介质。SiCMOSFET 通常采用热氧化的方法实现栅氧化层。试验中采用N型4H-SiC导通衬底，在南京电子器件研究所进行外延生长，根据器件性能需要，外延生长厚度为12um，掺杂浓度为5x25375px3。在高温氧化过程中，在栅氧化层与半导体界面处将会引入大量的界面态，这些界面态将捕获电荷，而这部分被捕获电荷对导通电流并无贡献，反而抵消很大的栅极偏压;因此，为了达到足够的沟道迁移率就需要提高栅极偏压，但受氧化层可靠性的影响栅压不宜过高，这也就限制了器件的导通性能。图2为栅极电压漂移与界面态密度关系的仿真结果，随着界面态密度的增大，栅极电压需要逐渐增大，当界面态密度超过1x10300px²栅极电压明显增大，不仅极大地影响了器件导通性能，更严重影响了器件的可靠性。图3为界面态密度与栅氧化层处电场的关系仿真结果，为了达到相同的电流，栅氧化层需要承受的电场强度随界面态密度的增大逐渐升高，当界面态度低于1x25300px-2时，氧化层中电场强度低于1MV/cm，随着界面密度的提高，氧化层中电场强度快速增大。这将严重影响器件的可靠性，因此，如何降低界面态密度是目前SiCMOSFET开发要解决的首要问题。界面态产生的原因有很多，由掺杂引入的缺陷、晶体方向、SiC/SiO2表面的悬挂键、残留的碳原子等原因都会影响界面态密度。实验结果证明，界面态密度基本不受掺杂影响。与 Si/SiO2界面类似，由半导体和氧化层之间的不匹配形成的悬挂键同样是影响界面态密度的原因，其密度与 Si/SiO2界面有相同的数量级，但是这部分陷阱密度和由离子注入产生的缺陷占界面总陷阱密度比例也很小，不是影响器件性能的主要原因。影响 SiC/SiO2界面态密度的主要原因是碳原子聚集。

控制SiCMOSFET界面态的主要手段是通过氧化后的特殊气体退火[3-5]。退火产生的CO2将表面残留碳原子带走，进而达到降低界面态密度的效果。样品1和样品2在经过1200°C高温氧化后生成厚度约为0.05mn的致密氧化层，在此之后样品2在NO环境下进行高温退火，通过金属化工艺在样品1和样品2表面分别制作栅电极来进行测试。

图4、5分别为样品1和样品2中随机测试的7个MOS电容(B一H)击穿测试结果，测试状态下MOS电容处于累积状态，电压全部加在氧化层两端。从测试结果上看，栅氧化层击穿主要分布在40~60V之间，个别电容击穿达到理想的100V以上，且存在较大离散。据此情况进一步分析，通过热氧化生成的氧化层致密度很高，但均匀性存在问题，造成了圆片不同位置击穿有很大差异。栅氧化层仍存在大量随机缺陷，这些缺陷导致了栅氧化层过早击穿。同时，栅极在金属化过程中，由于栅氧化层存在缺陷，栅金属有可能进入栅氧化层，进而导致金属在氧化层中形成尖刺，导致电场集中而击穿。通过对两种工艺条件下栅氧化层的击穿结果对比，目前并未发现NO退火对氧化层击穿有很大影响。

影响器件栅源可靠性的主要原因是界面态密度过高，界面陷阱在器件开关过程中将会在界面处累积大量电荷，这些电荷将导致栅的开启电压不稳定而使器件失效，并且界面态的充放电易导致界面处累积热量并烧毁。进行NO退火的目的是降低界面态密度。目前测量界面态密度的主要方法是通过C-V测试得到不同栅压对应的界面态密度。因为，于是求得界面陷阱在带隙中的能量分布Dit(E)。对样品1和样品2的C-V测试结果进行对比，图6为导带附近的界面态分布情况。实验证明，在氧化后进行NO退火能够大幅度地降低导带附近界面态密度，NO退火前后界面态密度相差一个量级以上，界面态密度小于5x1011 cm-2ev-1。

3 栅漏可靠性

栅漏可靠性主要体现在器件的阻断性能，DMOS结构器件在阻断状态下垂直JFET沟道处的N型碳化硅会形成空间电荷区抵抗高压，并随着电压升高逐渐向碳化硅内部延伸。电场最大值位于垂直JFET沟道顶部的氧化层部分。利用SILVACOATLAS，通过有限元仿真对 SiC MOSFET垂直JET沟道处电场进行分析。图7为阻断状态下垂直JFET沟道处的电场分布，在不考虑Pwell区的夹断作用情况下，最高电场位于栅氧化层处，向外延层内部逐渐降低至衬底。

对于DMOS结构，垂直JFET 沟道处两端为Pwell区域，Pwell区域对垂直JFET沟道有很强的夹断作用:垂直沟道宽度越小夹断作用越明显，栅氧化层电场强度越小，器件可靠性好;但较小的垂直JFET沟道宽度将使垂直部分沟道导通电阻增大，影响器件导通性能。因此，需要合理调整垂直沟道宽度，兼顾器件导通性能和表面栅氧化层电场强度。图8为SiC MOSFET垂直沟道处阻断状态下电场仿真结果，由于Pwell的夹断作用，最强电场已被推入碳化硅体内。图9为垂直JFET沟道宽度与氧化层最强电场的关系，当垂直JFET沟道宽度为3um时，表面电场约为1MV/cm。增大垂直JFET沟道宽度，会导致表面处电场强度增大。

4 结论

通过高温氧化的方法在 4H-SiC外延材料上形成生成氧化层，通过NO 退火将界面态密度降至5x2525px2ev1以下。通过I-V和C-V测试对MOs电容阻断性能和界面态密度进行分析，结合TCAD仿真结果，研究SiCMOSFET器件可靠性与设计之间的关系。

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